Roberto Giorgi - Curriculum Didattico e
Scientifico - Dicembre 2008
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Web: www.dii.unisi.it/~giorgi, Email: giorgi@unisi.it, Tel. 0577-23-4630. Società Professionali: Senior Member
IEEE, IEEE Computer Society, ACM: SIGARCH (Computer Architecture), SIGMICRO
(Microarchitecture), SIGBED (Embedded Systems). |
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Posizioni Universitarie
·
Professore Associato in servizio presso il Dipartimento di Ingegneria
della Informazione, Università degli Studi di Siena nel settore scientifico
disciplinare ING-INF/05, dal 01/10/2006.
·
Ricercatore
Universitario in servizio presso
il Dipartimento di Ingegneria della Informazione, Università degli Studi di
Siena, dal 15 marzo 1999.
·
Posizione
di Post-Dottorato ricoperta dal 1
Febbraio 1999 al 30 gennaio 2000 presso la University of Alabama in Huntsville,
AL, USA.
·
Vincitore
di Borsa di Studio CNR,
(203.15.9/97). Fruita dal 1 febbraio 1999 al 30 settembre 1999 presso la
University of Alabama in Huntsville, AL, USA.
·
Supporto
attraverso i fondi di ricerca NSF (National Science Foundation), USA, riguardante “Post-Doctoral
Experimental Research for the Evaluation of Multithreaded Architectures” grant
#9805216, fruito nel corso del 1999, presso la University of Alabama in
Huntsville, AL, USA.
·
Visiting
Scholar alla University of
Belgrade, Serbia, Yugoslavia dal 2 al 16 maggio 1998.
·
Visiting
Scholar alla University of Texas
in Arlington, TX, USA dal 23 luglio al 30 agosto 1997.
·
Visiting
Scholar alla University of
Washington, Seattle, WA, USA dal 14 luglio al 31 agosto 1996.
Titoli di Studio e Abilitazioni Professionali
· Dottorato di Ricerca in “Ingegneria della Informazione: Elettronica, Informatica, Telecomunicazioni”, Università di Pisa il 16 marzo 1999 – Ciclo XI. Dissertazione su “Evaluation of A Coherence Protocol for Eliminating Passive Sharing in Shared-Bus Multithreaded Multiprocessors”.
·
Abilitazione
alla Professione di Ingegnere
conseguita con superamento dell’Esame di Stato nella II sessione del 1995 presso
l’Università di Pisa.
·
Laurea in Ingegneria Elettronica,Università di
Pisa il 19 luglio 1995. Tesi su “Valutazione delle prestazioni di sistemi
multiprocessore basata sull’analisi di tracce reali”. Votazione 110/110 e Lode.
·
Maturita
Scientifica, Liceo Scientifico
Barsanti e Matteucci, Viareggio (LU). Votazione 60/60.
Altri Riconoscimenti
·
Premio FORUM P.A./CNIPA dal Ministero
dell’Innovazione e delle Tecnologie per la migliore azione per rendere accessibili le amministrazioni e i
servizi ai disabili e alle fasce deboli per il progetto “Bluesign Translator”
(maggio 2006)
·
Nomina a
Senior Member dell’associazione IEEE dal giugno 2003.
Attività Didattica Istituzionale
·
Scuola di
Dottorato in Ingegneria dell’Informazione dell’Università degli Studi di Siena:
-
A.A. 07/08, 06/07 – Co-titolare del corso di
“Circuiti ed Architetture per Sistemi a Bassa Potenza”, Dottorato.
·
Corsi di
Laurea Specialistica, Laurea e Diploma della Facoltà di Ingegneria
dell’Università degli Studi di Siena:
-
A.A. 08/09, 07/08, 06/07, 05/06, 04/05, 03/04, 02/03,
01/02 - Titolare per “Calcolatori Elettronici 1”, Laurea Triennale.
-
A.A. 08/09, 07/08, 06/07, 05/06, 04/05 – Titolare per “Calcolatori
Elettronici
-
A.A. 03/04,
02/03, 01/02 – Titolare per “Informatica Industriale”, Laurea
Triennale.
-
A.A. 03/04,
02/03, 01/02 - Titolare per “Complementi di Calcolatori
Elettronici”, Laurea Vecchio Ordinamento.
-
A.A. 03/04
- Titolare per il “Laboratorio di Programmazione C++”.
-
A.A. 02/03,
01/02 - Titolare per il “Laboratorio di Calcolatori Elettronici”
-
A.A. 00/01,
(99/00 assistente)-Titolare per “Calcolatori Elettronici”, Laurea
Vecchio Ordinamento.
-
A.A. 00/01,
99/00 - Titolare per “Calcolatori Elettronici”, Diploma Universitario.
·
Master in
Economia Digitale e E-Business (E2C) dell’Università degli Studi di Siena, in cooperazione con Accenture, Cisco, IBM,
Microsoft, Monte dei Paschi di Siena:
-
A.A. 04/05,
03/04, 02/03 - Titolare del corso di “Fondamenti di
Programmazione”.
·
Master in
Gestione delle Istituzioni Finanziarie e Nuove Tecnologie dell’Informazione
dell’Università degli Studi di Siena (GINTS), in cooperazione con Monte dei Paschi di Siena e Engineering S.p.A.:
-
A.A. 07/08, 06/07, 05/06 - Titolare del corso di “Sicurezza Informatica”.
-
A.A. 04/05,
03/04, 02/03, (00/01 co-titolare) - Titolare del corso di
“Sistemi Operativi e Sicurezza”.
-
A.A. 01/02,
00/01 - Titolare del corso di “Basi di Dati”.
Altre Attività Didattiche
·
Premio
IEEE (5^ posto mondiale, 2000 $) per progetti in ambito didattico (concorso internazionale di progettazione di
calcolatori – IEEE CSIDC 2002 - (computer.org/csidc)
conseguente alla realizzazione di un traduttore da voce a filmati in lingua dei
segni di ausilio ai non-udenti basato sulla tecnologia Bluetooth. Periodo
gennaio-giugno 2002.
·
Tutor
dello studente di Dottorato Andrea Righi, ciclo XXIV, da ottobre 2008.
·
Tutor
dello studente di Dottorato Nenad Korolija, ciclo XXIV, da ottobre 2008.
·
Tutor
dello studente di Dottorato Nikola Puzovic, ciclo XXI, da novembre 2005.
·
Tutor
dello studente di Dottorato
·
Tutor
dello studente di Dottorato
·
Co-Tutor
della studente di Dottorato Irina Branovic, ciclo XVII, da novembre 2001 a maggio 2005.
·
Tutor
dello studente con Borsa di Studio Nenad Korolija, da febbraio 2008 a settembre 2008.
·
Tutor
dello studente con Borsa di Studio Roberto D’Aprile, da febbraio 2008 a settembre 2008.
·
Tutor
dello studente con Borsa di Studio
·
Partecipazione
alle Commissioni di Laurea e Diploma Universitario in Ingegneria Informatica e Ingegneria delle
Telecomunicazioni.
·
Attività
di Orientamento degli studenti
delle Scuole Medie Superiori.
·
Correlatore
e Controrelatore di varie tesi di
Laurea presso la Facoltà di Ingegneria dell’Università degli Studi di Siena.
·
Partecipazione
al concorso internazionale di progettazione di calcolatori – IEEE CSIDC 2002 e 2003 con differenti gruppi di
studenti.
Software Didattici messi a dispozione
§ The BASICRYPT BENCHMARK-SUITE http://www.dii.unisi.it/~giorgi/basicrypt
§ The WEBMIPS: Web-based MIPS processor simulator http://www.dii.unisi.it/~giorgi/WEBMIPS
§ JCACHESIM cache+cpu web-based simulator http://www.dii.unisi.it/~giorgi/jcachesim
Servizi Prestati in Ateneo
·
Presidente del Comitato di Autovalutazione del Corso di
Laurea Triennale in Ingegneria Informatica
·
Membro del Comitato della Didattica del Corso di
Laurea Triennale in Ingegneria Informatica da febbraio 2006.
·
Membro del Comitato della Didattica del Corso di
Laurea Magitrale in Ingegneria Informatica da febbraio 2006.
·
Membro del
Collegio dei Docenti della Scuola di Dottorato in Ingegneria dell’Informazione da aprile 2002.
·
Membro del
Collegio dei Docenti del Master in Gestione delle Istituzioni Finanziarie e
Nuove Tecnologie dell’Informazione dell’Università di Siena dal 2001.
·
Membro della Commissione Orientamento e Tutorato da
ottobre 2001 a ottobre 2005.
·
Membro del Gruppo di Gestione Rete Locale di
Dipartimento da maggio 2001.
·
Progettazione
e Manutenzione Sito “Orientamento” (www.ing.unisi.it/orientamento), Sito “Orientamento in Initinere” (www.ing.unisi.it/orientamento/initinere) della Facoltà di Ingegneria dell’Universita di
Siena, Sito “OrientaIngegneria-OI”,
(www.ing.unisi.it/orientaing).
Servizi Prestati nella Comunita Scientifica Internazionale
· Esperto Indipendente della Commissione Europea per la valutazione delle proposte di azioni dirette per la Call FET (Future and Emerging Technology) 2008 - FP7 (7th Framework Programme) Massive ICT. FP6 IST-FET-26825 SHAPES (Scalable Software Hardware Architecture Platform for Embedded Systems), Novembre 2006.
·
Giudice
IEEE (fra gli 8 designati in
ambito industriale e accademico) per la Competizione Internazionale di
Progettazione di Calcolatori – CSIDC 2001 -
(computer.org/csidc)
sponsorizzata da Intel, Toshiba, Ericsson, AMD, Microsoft, Lucent, EMC,
Hewlett-Packard, Sun, Motorola, per l’assegnazione di 70'000$ di premi.
Giugno-luglio 2001.
· Revisore delle Riviste: IEEE Transaction on Computers, IEEE Transaction on Parallel and Distributed Systems, IEEE Micro, IEEE Concurrency, Computer Journal, Journal of System Architecture, IEEE Transaction on Circuits and Systems.
· Revisore delle Conferenze: ICCD, Computing Frontiers, HiPEAC, EuroPAR, DAC, IPPS, PACT, ACM-SAC, PDES, ESA, ISCC, Didamatica, Workshop WMPI, MEDEA, SCOPES, MULTIPROG.
·
Revisore
di progetti di Ricerca Internazionali (NWO, Commissione Europea).
·
Membro di
Commissione di Concorso per Ricercatore ING-INF/05.
Collaborazioni con Enti e Industrie
·
Convenzione con RAI – RADIOTELEVISIONE ITALIANA, per lo studio di un sistema automatico di
visualizzazione dei segni per sordi da incorporare negli apparati televisivi,
anni 2007-2008.
·
Collaborazione
con AIES (Associazione Italiana
Educazione Sordi) per supporto allo studio di un sistema multimediale per la
comunicazione in Lingua Italiana dei Sordomuti (LIS), anni 2003-2005.
·
Contratto per condurre uno studio di “Valutazione di
protocolli di coerenza per multiprocessori embedded su singolo chip” presso il
Dipartimento di Ingegneria della Informazione dell’Università di Pisa, da
novembre 1998 a gennaio 1999.
·
Contratto per condurre uno studio di “Valutazione delle
prestazioni di sistemi multiprocessore al variare del carico di lavoro
software” presso il Dipartimento di Ingegneria della Informazione
dell’Università di Pisa, da settembre a dicembre 1995.
·
Collaborazione
con VLSI Tech. Inc. per supporto
alla realizzazione di interfaccia grafica X/MOTIF per software commerciale
Charm di JumpStart 3.0, da settembre a
ottobre 1995.
Coordinamento di Iniziative Didattiche e Scientifiche
·
Membro del
Comitato di Programma Computing Frontiers 2009 www.computingfrontiers.org
· Financial/Local Co-Chair WAIFI-08, Workshop on Arithmetic of Finite Fields, Siena Luglio 2008 www.waifi.org
·
Membro del
Comitato di Programma International Conference in Computer Design (IEEE-ICCD)
2008 www.iccd-conference.org/2008/
·
Membro del
Comitato di Programma IEEE SEC International Symposyum on Embedded Computing
2008 conference.cs.cityu.edu.hk/sec08/
· Co-Guest Editor del Journal of Embedded Computing, 2006 special issue on Embedded Single-Chip Multicore Architectures and related research - from System Design to Application Support, www.dii.unisi.it/~giorgi/jec-esc-mca/.
·
Membro del
Comitato di Programma International Conference HiPEAC 2006, 2005 (High Performance
Embedded Architectures & Compilers), www.hipeac.net/hipeac/hipeac2005/.
·
Membro del
Comitato di Programma MULTIPROG 2009, 2008 (Programmability Issues for Multi-Core Computers) multiprog.ac.upc.edu
·
Membro del
Comitato di Programma International Workshop MEDEA 2008, 2007, 2006, 2005,
2004, 2003, 2002, 2001, 2000 tenuto
congiuntamente alla conferenza PACT (Parallel Architecture and Compilation
Techniques), garga.iet.unipi.it/medea05.
·
Vice-chair
del Comitato di Programma di International Conference ESA 2005 (Embedded Systems and Applications), juliet.stfx.ca/~lyang/esa-05/.
·
Membro del
Comitato di Programma International Workshop IEEE/IFIP-PDES 2005 (Parallel and Distributed Embedded Systems), juliet.stfx.ca/~lyang/icpads05-pdes/.
· Membro del Comitato di Programma di International Workshop SCOPES 2005 (Software and Compilers for Embedded Systems), www.scopesconf.org/.
·
Membro del
Comitato di Programma di ACM-SAC,
Embedded System Track 2006, 2005, 2004, 2003, www.ing.unipi.it/sac06/.
·
Membro del
Comitato di Programma della Conferenza PACT-2002 (Parallel Architecture and Compilation
Techniques), www.pactconf.org
·
Coordinatore
dell’Area delle Materie Informatiche nell’ambito del “Master per la Gestione
delle Istituzioni Finanziarie e Nuove Tecnologie dell’Informazione –
GINTS-2002, GITS-2001 (www.unisi.it/gints) organizzato per
Laureati in Ingegneria ed Economia.
·
Co-Guest
Editor di ACM Computer Architecture News (Newsletter ufficiale di ACM per il gruppo di interesse sulle Architetture
dei Calcolatori), numero di dicembre 2001, con enfasi sulle tecniche di
compilazione e le architetture parallele e argomenti “di frontiera”.
·
Guest
Editor di IEEE-TCCA NEWSLETTER
(Newsletter ufficiale di IEEE per il gruppo di interesse sulle Architetture dei
Calcolatori), numero di gennaio 2001, con enfasi sulle MEmory DEcopupled
Architectures nell’ambito dei moderni mircroprocessori.
·
Organizzazione
dello workshop MEDEA-2001 (MEmory
DEcoupled Architecures), conferenza internazionale PACT-2001 (Parallel
Architectures and Compilation Techniques), Barcelona, Spagna, Settembre 2001.
·
Organizzatore
e Promotore dello workshop MEDEA-2000 (MEmory DEcoupled Architecures), conferenza internazionale PACT-2000
(Parallel Architectures and Compilation Techniques), Philadelphia, PA, USA,
Ottobre 2000.
Coordinamento e Partecipazione a Progetti di Ricerca
·
2008-2009, Coordinatore
del progetto finanziato dalla Fondazione Monte dei Paschi di Siena, “Sistema
integrato nella televisione digitale per la visualizzazione tramite figura
animata tridimensionale di gesti in lingua dei segni per sordi”,
finanziamento 50 K-EURO.
·
2007-8, Assegnatario di contributo della
Regione Toscana, tramite Ente Nazionale Sordi (ENS) per l’ampliamento del
Dizionario Digitale della Lingua Italiana dei Segni per Sordi, 10K- EURO.
·
2008-2012, Partecipazione al Progetto Integrato (IP) , Settimo
Programma Quadro (FP7), “HIPEAC2: High-Performance Embedded Architecture and
Compilation”, finanziamento totale 4.8 M-EURO. http://www.hipeac.net/
· 2007, Coordinatore Cluster di ricerca HiPEAC: Multithreaded Dataflow Architectures http://www.hipeac.net/node/2017; 10240 euro.
· 2007, Coordinatore Cluster di ricerca HiPEAC: Cache implications of non-blocking thread execution in a multithreaded architecture http://www.hipeac.net/node/2167; 14000 euro.
·
2005-2009, Partecipazione al Progetto Integrato (IP) , Sesto
Programma Quadro (FP6), Future and Emerging Technologies (FET), “SCALA/SARC: Scalable Architectures”,
finanziamento 8.5 M-EURO. http://www.sarc-ip.org/
· 2004-2008, Deputy Steering Committee, European Network of Excellence, Sesto Programma Quadro (FP6), “HIPEAC: High-Performance Embedded Architecture and Compilation”, finanziamento totale 3.9 M-EURO.
·
2004-2008, Coordinatore
del Nodo di Siena dell’European Network of Excellence, Sesto Programma
Quadro (FP6), “HIPEAC: High-Performance Embedded Architecture and
Compilation”, attivita’ di ricerca in collaborazione con le Universita’ di
Goteborg-Chalmers (Svezia), Delft-TUD (Olanda), Barcelona-UPC (Spagna),
finanziamento 30 K-EURO.
·
2004-2005, Coordinatore
Nazionale del progetto finanziato dal Fondo di Investimento per la Ricerca
di Base (FIRB), Ministero dell’Istruzione, dell’Universita’ e della Ricerca
(MIUR), “Architetture Innovative per Processori ad Alte Prestazioni”,
finanziamento 60 K-EURO.
·
2004-2005, Coordinatore
del progetto finanziato dalla Fondazione Monte dei Paschi di Siena, “Studio
e Realizzazione di un Sistema Multimediale di Traduzione e Comunicazione in
Linguaggio dei Segni per Sordomuti”, finanziamento 40 K-EURO.
·
2004-2005, Coordinatore
del progetto finanziato dal Piano di Ateneo per la Ricerca (PAR)
dell’Universita’ degli Studi di Siena, “Architetture innovative di
processori per applicazioni multimediali in sistemi dedicati”,
finanziamento 15 K-EURO.
·
2003-2005, Partecipazione
a progetto finanziato dal Fondo di Investimento per la Ricerca di Base (FIRB),
Ministero dell’Istruzione, dell’Universita’ e della Ricerca (MIUR),
“Piattaforme riconfigurabili per comunicazioni radiomobili a larga banda”,
prot. RBNE018RFY, attivita’ di “Sviluppo di Tecniche Innovative di
Crittografia”, coordinatore prof.
Tematiche di Ricerca ed Interessi Scientifici
Le tematiche di ricerca e
gli interessi scientifici appartengono al settore di Architettura dei
Sistemi di Elaborazione. Le principali linee di ricerca riguardano:
·
Tecniche a
basso consumo di potenza per Sistemi Embedded [C41,C40,C35,C33].
Nei sistemi embedded uno dei sottosistemi critici
e’ la memoria cache, sia per le prestazioni, sia perche’ le sempre crescenti
dimensioni generano importanti frazioni del consumo di potenza.
In particolare, le perdite (leakage) continuano ad
essere un problema nonostante l’uso di materiali ad alta costante dielettrica
(Hi-K) anche nelle tecnologie a 45nm, gia’ a temperature normali di esercizio
(sopra i 30 gradi Celsius). Una proposta innovativa e’ data dall’effetto di
filtraggio di uno stadio di cache non-a-basso-consumo preposto ad uno stadio di
cache a-basso-consumo. Miglioramenti significativi possono essere cosi’
raggiunti a costi praticamente trascurabili in termini di area e complessita’
del progetto.
·
Supporto
Architetturale per la Crittografia basata su Curve Ellittiche in processori per
Sistemi Embedded [L1, J16, J14, J10,
C24, C20].
I sistemi di crittografia basati su curve
ellittiche (Elliptic Curve Cryptography o ECC) hanno il vantaggio di lavorare
con operandi di lunghezza di almeno un ordine di grandezza inferiore rispetto a
quella degli standard crittografici oggi comunemente in uso, quali RSA, DSA,
Diffie-Helman, El-Gamal. Per questa importante caratteristica la crittografia
basata sulle curve ellittiche è particolarmente adatta per l’impiego su smart-cards
e dispositivi di tipo mobile ed embedded.
Tipicamente, vi sono due soluzioni possibili per migliorare le prestazioni dei sistemi ECC, la prima è l’ottimizzazione del software, la seconda è la realizzazione in hardware di coprocessori aritmetici. L’implementazione software è senza dubbio flessibile, ma le prestazioni che si otterrebbero nei dispositivi embedded sarebbero insufficienti; al contrario lavorare in hardware è costoso e non offre la flessibilità desiderata.
La ricerca effettuata, utilizzando come modello il set di istruzioni dei processori ARM, molto diffusi in applicazioni embedded, ha avuto risultati molto promettenti, individuando il supporto architetturale che comporti da un lato le minime modifiche hardware e dall’altro il massimo beneficio in termini di riduzione dei tempi di esecuzione e di riduzione delle risorse globalmente utilizzate.
·
Proposta e
valutazione di una Nuova Architettura di Microprocessore basata sui principi
del multithreading e dataflow in grado di superare le limitazioni dei processori
Superscalari e VLIW [C42,C38,C38,C37,C36, J13, J8, J7, J6, J6, C17, C12].
E’ stata
analizzata la possibilita’ di utilizzare una nuova architettura di processore
che si potesse distaccare in maniera sensibile dalle attuali architetture
basate principalmente sui paradigmi Superscalari e VLIW. La ricerca ha portato
alla definizione di un nuovo tipo di microprocessore che recupera i
concetti di dataflow e li esprime pienamente applicandoli ai sistemi
multithreaded (o multi-contesto). L’architettura prende il nome di Scheduled
Data-Flow (SDF) e si inserisce nel contesto delle architetture che tendono a
svincolare gli accessi alla memoria dal flusso principale del programma (Memory
Decoupled Architecture).
Per
completezza, si e’ reso necessario confrontare le prestazioni della
architettura proposta con quelle concorrenti e soprattutto con quelle oggi
prodotte commercialmente. E’ stato quindi realizzato un simulatore
dell’architettura ed e’ stato modificato il back-end di un compilatore, al fine
di utilizzare benchmark, scritti in linguaggio ad alto livello sulla nostra
architettura sperimentale.
I risultati sono stati molto incoraggianti gia’ coi primi prototipi simulati e hanno dimostrato che questo tipo di architettura consente non solo di ottenere prestazioni superiori agli attuali processori superscalari, e VLIW, ma anche di sfruttare a pieno il parallelismo a livello di thread intrinsecamente presente nelle applicazioni, superando i limiti di scalabilita’ delle risorse interne al processore (es. limitato parallelismo a livello di istruzione), tipici delle attuali architetture.
·
Studio di
soluzioni hardware originali per la Gestione della Coerenza nei sistemi
Multiprocessore a bus-condiviso e Singolo Chip atte a migliorare le prestazioni sia nel caso di
contesto hardware singolo e contesto multiplo (multi-context o multithreaeded)
[J4, J2, J1, C10, C9, C7, C5, C2, C1, M2, M1].
In questo
filone di ricerca si e’ proposto un nuovo protocollo di coerenza,
denominato PSCR (Passive Shared Copy Removal), per sistemi multiprocessore a
bus condiviso e memoria condivisa. Questo tipo di architettura risulta
particolarmente attraente dato il suo basso costo e la semplicita’
implementativa. La necessita’ di introdurre la memoria cache al fine di
alleggerire il traffico sul bus condiviso – collo di bottiglia per le
prestazioni - comporta pero’ la generazione di ulteriore traffico per gestire
la coerenza dei dati nelle varie cache. Tale traffico puo’condizionare
pesantemente le prestazioni e la scalabilita’ del sistema, tanto che
risulterebbe del tutto inutile costruire multiprocessori basati su questa
architettura con piu’ di quattro processori. Il traffico di gestione della
coerenza e’ pero’ composto anche da transazioni superflue, soprattutto per le
applicazioni di uso generale (non-scientifiche o non-parallelizzabili) che
costituiscono il motivo principale per cui una piattaforma di questo tipo viene
utilizzata. Si e’ scoperto che tale traffico inutile e’ generato dalle copie
di dati passivamente condivise, ovvero dalle copie di dati privati che
appaiono erroneamente condivise perche’ il processo che le utilizza migra da un
processore ad un altro. L’attivita’ di migrazione e’ altresì necessaria se si
vuole mantenere un corretto bilanciamento del carico di processi fra i
processori disponibili. La soluzione proposta interviene a livello di
protocollo di coerenza e consente di eliminare completamente la condivisione
passiva.
La scalabilita’ del sistema ottenibile adottando
tale protocollo e’ stata confrontata con quella ottenibile con altri sei
protocolli noti in letteratura o impiegati diffusamente, quali il protocollo
MESI. I risultati hanno mostrato che con l’uso di PSCR, puo’ avere senso
utilizzare l’architettura a bus comune per costruire multiprocessori a memoria
condivisa fino a 24 processori. Tale soluzione e’ stata anche valutata nel caso
di processori che al loro interno supportano piu’ contesti ottenendo, ancora
una volta, risultati per PSCR migliori rispetto agli altri protocolli.
·
Studio di
soluzioni per migliorare le prestazioni di sistemi multiprocessore per
Web-Server e Sistemi di Gestione di Basi di Dati (DBMS), con particolare
riferimento ai problemi di migrazione dei processi nel caso di applicazioni per
E-Commerce, OLTP e DSS [J12, J11, J9, C21, C19, C16, C15, C14, C13, C11].
Web-Server e DBMS (Data Base Management System) sono sistemi particolarmente critici da un punto di vista delle prestazioni. Ad es. sistemi di E-Commerce, OLTP (On-Line Transaction Processing) e DSS (Decision Support System) sono implementati con un’architettura distribuita N-tier o anche semplicemente three-tier, nel cui secondo strato agisce principalmente un Web-Server e nel terzo strato agisce principalmente un DBMS (essendo il primo strato costituito dal client o Web-browser). Per far fronte ad un alto numero di richieste la soluzione tipica consiste nel ricorrere a Network di Workstations (o Clusters). Nei casi in cui il singolo nodo costituisca di per se’ un sistema multiprocessore (es. a bus-condiviso e memoria condivisa), si rende necessario ricorrere ad ogni possibile accorgimento per massimizzarne le prestazioni. In particolare, tenendo conto della struttura complessiva del sistema, il carico della macchina (workload) e’ costituita da un’intensa attivita’ multitasking (generata da richieste di Web-Clients e DB-Query nei due casi) che comporta un forte impegno del Sistema Operativo (e.g. Scheduler, Memoria Virtuale) nel bilanciamento del carico.
Utilizzando questa piattaforma si e’ cercato di evidenziare quelle soluzioni architetturali atte a migliorare nettamente le prestazioni della macchina. Tramite l’uso combinato di interventi di ristrutturazione dei dati del kernel, del sistema operativo, dello scheduler e del protocollo di coerenza e’ possibile anche raddoppiare le prestazioni di un sistema multiprocessore basato su questa piattaforma. La metodologia utilizzata ha fatto ricorso ad applicazioni realmente utilizzate e in particolare ai benchmark ampiamente diffusi TPC-W e TPC-D.
·
Sistemi Portatili
multimediali di ausilio alla comunita’ dei sordi [D1, D2, J15, C29, C27, C23].
Dall’analisi delle
effettive necessita’ dei sordi, è emerso che essi preferiscono comunicare
attraverso la lingua dei segni, poiche’ questa è percepita come la propria
lingua madre e, di fatto, permette un’immediatezza di comunicazione altrimenti
difficilmente ottenibile. Gli sviluppi attuali delle tecnologie informatiche e
l’incremento della capacità elaborativa dei dispositivi portabili (in
particolare telefoni cellulari, calcolatori palmari e altri dispositivi mobili)
consentono di poter di pensare al progetto di ausili tecnologici in grado di
effettuare la traduzione automatica in Lingua dei Segni. Cio’ nonostante i
vincoli sul consumo energetico e la capacità di elaborazione di tali dispositivi
‑ tipiche dei sistemi embedded ‑ debbono essere affrontati
appropriatamente per rendere possibile un’utilizzazione accettabile da parte
della comunita’ dei sordomuti.
Nella fase iniziale del progetto sono stati studiate le caratteristiche di resa tridimensionale tramite soggetti animati sintetizzabili (avatar) e l’implementazione del dizionario in Lingua Italiana dei Segni (LIS), individuando molteplici ottimizzazioni del software in grado di rendere possibile il trasferimento su piattaforma multimediale embedded.
·
Tecniche
di progettazione innovative per Sistemi con Cache, basate su curve di località
3D: in
particolare per la progettazione di sistemi dedicati e loro utilità in campo
didattico [J3, C22, C18, C8, C6, C4, C3]
I sistemi di elaborazione racchiudono al loro interno numerosi dettagli che non e’ possibile verificare direttamente. Sono stati realizzati pertanto degli strumenti sperimentali in grado da un lato di dischiudere l’interno del microprocessore e della memoria cache tramite una semplice interfaccia basata disponibile come servizio Web, dall’altro di monitorare l’attivita’ dello studente nelle varie parti dello strumento verificandone cosi’ l’utilizzazione.
DIRITTI D’AUTORE
D2) [Bartolini06e]
S. Bartolini, P. Bennati, R. Giorgi,
"BlueSign 2", SIAE 24-02-2006/001, Reg. 24 Feb. 2006.
D1) [Bennati03a]
P. Bennati, T. Capasso, V. Di Massa, F. Giallombardo, R. Giorgi, M.
Guerrini, E. Maggio , N. Nannetti, "BlueSign Translator", SIAE
002568, Ord. D003454, Reg. 21 Mar. 2003.
RIVISTE INTERNAZIONALI
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IEEE Trans. Computers, ISSN:0018-9340, Los Alamitos, CA, USA, vol. 57,
no. 5, May 2008, pp. 672-685.
J15) [Bartolini07a]
S. Bartolini, P. Bennati, R.
Giorgi, "L'Informatica per i sordi: su palmare la lingua dei segni", Mondo
Digitale, June 2007, pp. 42-49.
J14) [Bartolini06d]
S. Bartolini, P. Foglia, R. Giorgi, C. A. Prete,
"MEmory performance: DEaling with Applications, systems and
architecture", ACM SIGARCH Computer Architecture News,
ISSN:0163-5964, New York, NY, USA2, vol. 34, no. 1, Mar. 2006, pp. 1-2.
J13) [Bartolini06b]
S. Bartolini, R. Giorgi, "Issues in Embedded
Single-Chip Multicore Architectures", Journal of Embedded Computing,
ISSN:1740-4460, Amsterdam, Netherlands, vol. 2, no. 2, Dec. 2006, pp. 137-139.
J12) [Foglia05a]
P. Foglia, R. Giorgi, C. A. Prete, "Reducing coherence overhead and
boosting performance of high-end SMP multiprocessors running a DSS
workload", ELSEVIER Journal of Parallel and Distributed Computing,
ISSN:0743-7315, Amsterdam, Netherlands, vol. 65, no. 3, Mar. 2005, pp. 289-306.
J11) [Foglia04b]
P. Foglia, R. Giorgi, C. A. Prete,
"Speeding-up multiprocessors running DBMS workloads through coherence
protocol", Int. J. High Performance Computing and Networking, ,
ISSN:1740-0562, Olney, Bucks. (
J10) [Branovic04b]
I. Branovic,
J9) [Foglia04a]
P. Foglia, R. Giorgi, C. A. Prete, "Simulation
Study of Memory Performance of SMP Multiprocessors Running a TPC-W
Workload", IEE Proceedings Computers and Digital Techniques,
ISSN:1350-2387, London, UK, vol. 151, no. 2, Mar. 2004, pp. 93-109.
J8) [Bartolini01a]
S. Bartolini, R. Giorgi, J. Protic, C. A. Prete ,
M. Valero, "Parallel Architecture and Compilation Techniques: Selection of
workshop papers, Guests' Editors Introduction", ACM SIGARCH Computer
Architecture News, ISSN:0163-5964, New York, NY, USA, vol. 29, no. 5,
Dec. 2001, pp. 9-12.
J7) [Kavi01a]
Krishna M. Kavi,
J6) [Giorgi01a]
J5) [Kavi00a]
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Cache Performance of the Scheduled Dataflow Architecture", SPRINGER
Journal of Universal Computer Science, ISSN:0948-6968, New York, NY, (USA),
vol. 6, no. 10, Oct. 2000, pp. 948-967, Special Issue on Multithreaded
Processors and Chip Multiprocessors.
J4) [Giorgi99a]
J3) [Giorgi99c]
R.
J2) [Giorgi97e]
R. Giorgi, C.A. Prete, G. Prina, L. Ricciardi,
"Trace Factory: Generating Workloads for Trace-Driven Simulation of
Shared-Bus Multiprocessors", IEEE Concurrency,
ISSN:1092-3063, Los Alamitos, CA, USA, vol. 5, no. 4, Oct. 1997, pp. 54-68.
J1) [Prete97a]
C. A. Prete, G. Prina, R. Giorgi, L. Ricciardi,
"Some Considerations About Passive Sharing in Shared-Memory
Multiprocessors", IEEE TCCA Newsletter, ISSN:1041-1186, Los
Alamitos, CA, USA, Mar. 1997, pp. 34-40.
CAPITOLI DI LIBRO
L1) [Bartolini08b]
S. Bartolini, R. Giorgi, E. Martinelli, "Cryptographic
Engineering", Springer,
ISBN:978-0-387-71816-3, 2008, pp. 191-233.
CURATELE
E3) [Bartolini08c]
S. Bartolini, P. Foglia, R. Giorgi, C. A. Prete, "MEDEA '08: Proc.
2008 workshop on MEmory performance", ACM,
ISBN:978-1-60558-243-6, New York, NY, USA, 2008, pp. 1-84.
E2) [Bartolini07c]
S. Bartolini, P. Foglia, R. Giorgi, C. A. Prete,
"MEDEA '07: Proc. 2007 workshop on MEmory performance", ACM,
ISBN:978-1-9593-807-7, New York, NY, USA, 2007, pp. 1-113.
E1) [Bartolini06f]
S. Bartolini, P. Foglia, R. Giorgi, C. A. Prete, "Proc. 2006 workshop
on MEmory performance: DEaling with Applications, systems and
architectures", ACM Press, ISBN:1-59593-568-1, New York, NY,
U.S.A., 2006, pp. 1-52.
ATTI DI CONGRESSI INTERNAZIONALI E NAZIONALI
C42) [Giorgi09a]
R.
Giorgi, Z. Popovic, N. Puzovic, "Implementing hardware TLP support for the
Cell processor", Proc. IEEE
Int.l Workshop on Multi-Core Computing Systems, Fukuoka, Japan, Mar. 2009, pp. 1-6, (accepted for
publication).
C41) [Giorgi08a]
R. Giorgi, P. Bennati, "Filtering drowsy
instruction cache to achieve better efficiency", SAC
'08: Proc. 2008 ACM symposium on Applied computing,
ISBN:978-1-59593-753-7, New York, NY, USA, Mar. 2008, pp. 1554-1555.
C40) [Giorgi08e]
R.
Giorgi, P. Bennati, "Reducing Leakage through Filter Cache", Proc. 11th IEEE EUROMICRO-DSD, ISBN:978-1-59593-753-7, Parma, Italy, Sept.t
2008, pp. 334-341.
C39) [Giorgi08d]
R.
Giorgi, Z. Popovic, N. Puzovic, A. Azavedo and B. Juurlink, "Analyzing
Scalability of Deblocking Filter of H.264 via TLP exploitation in a new
many-core architecture", Proc. 11th IEEE EUROMICRO-DSD, ISBN:978-1-59593-753-7, Parma, Italy, Sept.t
2008, pp. 189-194. C38) [Giorgi08c]
R.
Giorgi, Z. Popovic, N. Puzovic, "Implementing DTA support in
CellSim", HiPEAC ACACES-2008, ISBN:978-90-382-1288-3, L'Aquila, Italy, July 2008, pp.
159-162.
C37) [Giorgi08b]
R. Giorgi, Z. Popovic, N. Puzovic, A. Azavedo
and B. Juurlink, "Exploiting Parallelism of Deblocking Filter of H.264 on
DTA architecture", HiPEAC ACACES-2008, ISBN:978-90-382-1288-3,
L'Aquila, Italy, July 2008, pp. 55-58.
C36) [Giorgi07a]
R. Giorgi, Z. Popovic, N. Puzovic, "DTA-C: A
Decoupled multi-Threaded Architecture for CMP Systems", Proc. IEEE
SBAC-PAD, ISBN:0-7695-23014-1, Gramado, Brasil, Oct. 2007, pp. 263-270.
C35) [Giorgi07b]
R. Giorgi, P. Bennati, "Reducing leakage in power-saving capable
caches for embedded systems by using a filter cache", Proc. ACM
MEDEA, ISBN:978-1-59593-807-7, Brasov, Romania, Sept. 2007, pp.
105-112.
C34) [Giorgi07c]
R. Giorgi, Z. Popovic, N. Puzovic, "Decoupled Threaded
Architecture", HiPEAC ACACES-2007, ISBN:97-890-382-1127-5,
L'Aquila, Italy, July 2007, pp. 119-121.
C33) [Bennati07a]
P. Bennati, R. Giorgi, "Adaptive Cache Decay", HiPEAC
ACACES-2007, ISBN:97-890-382-1127-5, L'Aquila, Italy, July 2007, pp. 1-4.
C32) [Giorgi06b]
R. Giorgi, N. Puzovic, "Scheduling and NoC Traffic Reduction in T-SDF
Architecture", HiPEAC ACACES-2006, ISBN:90-382-0981-9, L'Aquila,
Italy, July 2006, pp. 253-256.
C31) [Giorgi06a]
R. Giorgi, Z. Popovic, "Core Design and Scalability of Tiled SDF
Architecture", HiPEAC ACACES-2006, ISBN:90-382-0981-9, L'Aquila,
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C30) [Bennati06a]
P. Bennati, R. Giorgi,
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programmi MIPS", AICA Didamatica, Cagliari, Italy, May 2006, pp.
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multimediale portatile per non udenti", AICA Didamatica, Cagliari,
Italy, May 2006, pp. 17-24.
C28) [Bartolini06a]
S. Bartolini, P. Bennati, R. Giorgi, E. Martinelli,
"Elliptic Curve Cryptography support for ARM based Embedded systems",
HiPEAC ACACES-2006, ISBN:90-382-0981-9, L'Aquila, Italy, July 2006, pp.
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C27) [Bartolini05c]
S. Bartolini, P. Bennati, R.
Giorgi, "Bluesign-2, il nuovo visualizzatore portatile per la Lingua
Italiana dei Segni", Atti del 51esimo Convegno Nazionale di Studio ed
Aggiornamento AIES, S. Pellegrino (BG), Italy, Aug. 2005, pp. 140-145.
C26) [Bartolini05b]
S. Bartolini, R. Giorgi, E. Martinelli, Z. Popovic,
"Recent Proposals for Tiled Architectures", HiPEAC ACACES-2005,
ISBN:90-382-0802-2, L'Aquila, Italy, July 2005, pp. 47-50.
C25) [Alioto05a]
M. Alioto, S. Bartolini, P. Bennati, R. Giorgi, "New techniques for
low power caches", HiPEAC ACACES-2005, ISBN:90-382-0802-2,
L'Aquila, Italy, July 2005, pp. 133-136.
C24) [Bartolini04a]
S.
C23) [Bartolini04b]
S. Bartolini, P. Bennati, R.
Giorgi, "Sistema per la traduzione in Lingua Italiana dei Segni: Blue Sign
Translator / Wireless Sign System", Atti del 50esimo Convegno Nazionale
di Studio ed Aggiornamento AIES, Chianciano Terme - Siena, Italy, Aug.
2004, pp. 203-212.
C22) [Branovic04a]
I. Branovic,
C21) [Foglia03a]
P. Foglia, R. Giorgi, C.A. Prete, "Speeding-up
Multiprocessors Running DSS Workloads through Coherence Protocols", 2nd
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and Engineering Computing (SHPSEC-03), New Orleans,
C20) [Branovic03a]
I. Branovic, R. Giorgi, E. Martinelli, "Memory
Performance of Public-Key cryptography Methods in Mobile Environments", ACM
SIGARCH Workshop on MEmory performance: DEaling with Applications, systems and
architecture (MEDEA-03), New Orleans,
C19) [Foglia02a]
C18) [Branovic02a]
I. Branovic,
C17) [Kavi01b]
C16) [Foglia01e]
P. Foglia, R. Giorgi, C.A. Prete, "OS Effects
on Memory Hierarchy of a SMP Multiprocessor Running a DBMS Workload", Int.l
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(SSGRR-01), ISBN:88-85280-61-
C15) [Foglia01d]
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P. Foglia, R. Giorgi, C.A. Prete, "Performance
Analysis of Parallel Applications Running on SMP", Int.l Conf. on
Parallel and Distributed Processing Techniques and Applications (PDPTA-01),
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K. Kavi, R. Giorgi, J. Arul, "Comparing
Execution Performance of Scheduled Dataflow Architecture with RISC Processors",
Proc. 13th ISCA Parallel and Distributed Computing Systems Conf. (ISCA-PDCS-00), ISBN:1-880843-34-X, Las Vegas, NV, USA, Aug.
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C11) [Foglia00a]
C10) [Foglia99a]
C9) [Giorgi99d]
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R. Giorgi, C.A. Prete, G. Prina, "Cache Memory
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ISBN:0-8186-7996-4, Arlington, VA, USA, July 1997, pp. 16-18.
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R. Giorgi, C.A. Prete, G. Prina, "An approach
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Proc. Int.l Conf. on Innovation and Quality in Education for Electrical and
Information Engineering, Edinburgh, Scotland, UK, June 1997, pp. G1.15-20.
C2) [Giorgi97a]
R. Giorgi, C.A. Prete, G. Prina, L. Ricciardi,
"A Workload Generation Environment for Trace-Driven Simulation of
Shared-Bus Multiprocessor", IEEE Proc. 30th Hawaii Int.l Conf. on
System Sciences (HICSS-30), ISBN:0-8186-7734-1, Maui, Hawaii, vol. 1,
Jan. 1997, pp. 266-275, Best mini-track paper award.
C1) [Giorgi96a]
R. Giorgi, C.A. Prete, G. Prina, L. Ricciardi,
"A Hybrid Approach to Trace Generation for Performance Evaluation of
Shared-Bus Multiprocessors", IEEE Proc. 22nd EuroMicro Int.l Conf. (EM-96), ISBN:0-8186-7487-3, Prague, Ceck Republic, Sept. 1996, pp. 207-214.
VARIE
M6) [Giorgi07d]
R. Giorgi, Z. Popovic, N. Puzovic, "Memory
access decoupling in a multithreaded architecture", WIRTES 2007 - Primo
Workshop Italiano su Real-Time Embedded Systems, Pisa, Italy, July 2007,
pp. 1-11.
M5) [Bartolini05b]
S. Bartolini, R. Giorgi, E. Martinelli, Z. Popovic, "Recent Proposals
for Tiled Architectures", Poster Abstract of the HiPEAC ACACES-2005 Summer
School, Academia Press, ISBN: 90-382-0802-2, 2005, pp. 47-50.
M4) [Alioto05a]
M. Alioto, S. Bartolini, P. Bennati, R. Giorgi,
"New Techniques for low power caches", Poster Abstract of the HiPEAC
ACACES-2005 Summer School, Academia Press, ISBN: 90-382-0802-2, 2005, pp.
133-136.
M3) [Bartolini05a]
S. Bartolini, R. Giorgi, E. Martinelli, Z. Popovic,
"Tiled Architectures & Recent Proposals for Chip
Multiprocessors", Technical Report n.2005-4 DII-UNISI, Siena, May 2005.
M2) [Giorgi99b]
M1) [Giorgi95a]
Seminari e Presentazioni
·
2005, May 11: “Tiled
Architectures for Embedded Systems”, Department of
Electronics and Information Systems,
·
2004, October 7: “Non-
Conventional Microprocessor Architectures”, Department of Computer Engineering,
· 2004, September 30: “Embedded-System Research Overview”, HiPEAC Workshop, Juan les Pins, Francia.
·
2003, 7
Novembre: “Non-Convential Microprocessor Architectures”, incontro con StarCore
LLC e Facolta’ di Ingegneria dell’Universita’ di Pisa, Pisa.
·
2002, 25
Gennaio: “Non-Convential Microprocessor Architectures”, Keynote Speech,
SSGRRw-2002 Conference, L’Aquila.
·
2001, 9
Novembre: “Architetture Non-Convenzionali per Microprocessore”, SGS-Thomson
Advanced Research Laboratory, Milano.
·
2000, 2
Aprile: “Introduzione alla Architettura Scheduled Data-Flow -SDF”, Dipartimento
di Ingegneria dell’Informazione, Università di Siena.
·
1999, 15 Maggio: Scheduled Dataflow
Architecture: problems and issues”, Department of Electrical and Computer
Engineering,
·
1998, 7-8 Maggio: “Simulating
Composite Workloads on Shared-Bus Symmetric Multiprocessors”,
·
1997, 9 Settembre: “Trace
Factory: a Hybrid Approach to Trace Generation for Performance Evaluation of
Shared Bus Multiprocessors”, Scuola GII, Facolta’ di Ingegneria, Università di
Salerno,
·
1997, 4 Agosto: “Trace Driven
Simulation of Shared-Bus Multiprocessors”, Computer Science and Engineering
Department,
Si precisa inoltre
che tutto quanto qui dichiarato corrisponde a verità ai sensi delle norme in
materia di dichiarazioni sostitutive di cui agli artt. 46 e seguenti del D.P.R.
445/2000;
Il sottoscritto
dichiara di essere informato, ai sensi e per gli effetti del D. Lgs. 196/2003,
che i dati personali raccolti potranno essere trattati, anche con strumenti
informatici, esclusivamente nell’ambito del procedimento per il quale la
presente dichiarazione viene resa.
SIENA, 15/12/2008.
In fede,
Roberto Giorgi.